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cadence如何生成網(wǎng)表介紹(cadence如何生成網(wǎng)表詳細(xì)情況如何)

2022-08-21 09:40:44 百姓心聲 來源:
導(dǎo)讀 想必現(xiàn)在有很多小伙伴對于cadence如何生成網(wǎng)表方面的知識(shí)都比較想要了解,那么今天小好小編就為大家收集了一些關(guān)于cadence如何生成網(wǎng)表方

想必現(xiàn)在有很多小伙伴對于cadence如何生成網(wǎng)表方面的知識(shí)都比較想要了解,那么今天小好小編就為大家收集了一些關(guān)于cadence如何生成網(wǎng)表方面的知識(shí)分享給大家,希望大家會(huì)喜歡哦。 1、生成網(wǎng)表之前,首先要檢查原理圖的邏輯功能是否正確;各個(gè)部分的電氣連接是否正確,對整個(gè)工程的所有元件重新進(jìn)行索引編號(hào)。選中工程管理器中的DSN文件------菜單欄,Tools------Annotate。2.對所有元件進(jìn)行編號(hào),確保沒有遺漏。否則生成網(wǎng)表失敗。3.雙擊元件設(shè)置pcb封裝屬性,并對整個(gè)原理圖所有元件設(shè)置pcbFootprint屬性。4.對整個(gè)工程進(jìn)行DRC檢查。選中工程管理器中的DSN文件------菜單欄,Tools------DesignRulesCheck。并查看是否有錯(cuò)誤發(fā)生,如果對話框信息沒有error,說明DRC檢查通過了。5.生成網(wǎng)絡(luò)表,選中工程管理器中的DSN文件------菜單欄,Tools------CreateNetlist。網(wǎng)表會(huì)自動(dòng)生成到本工程文件夾下面的allegro文件夾里面。6.打開allegro文件夾,其中netlist.log文件是生成記錄日志,里面有生成及錯(cuò)誤信息。最好用專用文字處理軟件打開,或者簡單的Notepad++軟件打開查看。7.其中:#1WARNING(ORCAP-36006):PartName"HEADER17X2_CON254MM2X17_HEADER17X2"isrenamedto"HEADER......"是因?yàn)樵^長導(dǎo)致,可忽略。至此,生成網(wǎng)表成功!

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